数字电路与系统设计实验报告
时间：2020-11-11 16:47:32 来源：勤学考试网 本文已影响 人 
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数字电路与系统设计实验报告
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实验一 基本逻辑门电路实验
一、实验目的
1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验设备
1、二输入四与非门74LS00 1片
2、二输入四或非门74LS02 1片
3、二输入四异或门74LS86 1片
三、实验内容
1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。
3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
四、实验方法
1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。
2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。
3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。
五、实验过程
1、测试74LS00逻辑关系
（1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯）
（2）真值表
输入
输出
引脚1
引脚2
引脚3
L
L
H
L
H
H
H
L
H
H
H
L
2、测试74LS02逻辑关系
（1）接线图
（2）真值表
输入
输出
引脚1
引脚2
引脚3
L
L
H
L
H
L
H
L
L
H
H
L
3、测试74LS86逻辑关系接线图
（1）接线图
（2）真值表
输入
输出
引脚1
引脚2
引脚3
L
L
L
L
H
H
H
L
H
H
H
L
六、实验结论与体会
实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二 逻辑门控制电路实验
一、实验目的
1、掌握基本逻辑门的功能及验证方法。
2、掌握逻辑门多余输入端的处理方法。
3、学习分析基本的逻辑门电路的工作原理。
二、实验设备
1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容
1、用与非门和异或门安装给定的电路。
2、检验它的真值表，说明其功能。
四、实验方法
按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。
五、实验过程
1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。
从实验台上的时钟脉冲输出端口选择两个不同频率（约 7khz和 14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。
2、实验得真值表
输入
输出
A
B
C
Y
0
0
0
1
-A
0
0
1
0
A
0
1
0
1
1
0
1
1
0
0
1
0
0
0
-A
1
0
1
1
A
1
1
0
1
1
1
1
1
0
0
六、实验结论与体会
通过B、C选择功能，对输入A做相应的逻辑运算。
实验三 组合逻辑电路部件实验
一、实验目的
1、掌握逻辑电路设计的基本方法。
2、掌握EDA工具MAX-PlusII的原理图输入方法。
3、掌握MAX-PlusII的逻辑电路编译、波形仿真的方法。
二、实验设备
1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容
1、设计并实现一个4位二进制全加器。
2、3-8译码器74138的波形仿真。
3、4位二进制加法器7483的波形仿真。
四、实验方法
1、利用EDA工具MAX-PlusII的原理图输入法，输入设计的电路图；建立相应仿真波形文件，并进行波形仿真，记录波形和输入与输出的时延差；分析设计电路的正确性。
2、利用EDA工具MAX-PlusII的原理图输入法，分别输入74138、7483图元符号；建立74138、7483的仿真波形文件，并进行波形仿真，记录波形；分析74138、7483逻辑关系。
3、４位二进制加法器集成电路 74LS83中，Ａ和 Ｂ是两个４位二进制数的输入端，Cout，S3,S2,S1,S0是５位输出端。Cin是进位输入端，而Cout是进位输出端。
五、实验过程
1、二进制全加器原理
一个ｎ位二进制加法运算数字电路是由一个半加器和（ｎ－1）个全加器组成。它把两个ｎ位二进制数作为输入信号。产生一个（ｎ＋1）位二进制数作它的和。如图所示。
用全加器构成的ｎ位二进制加法器
图中Ａ和Ｂ是用来相加的两n位输入信号，Ｃn-1，Ｓn-1，Ｓn-2，······Ｓ2,Ｓ1,Ｓ0是它们的和。在该电路中对Ａ0和Ｂ0相加是用一个半加器，对其它位都用全加器。如果需要串接这些电路以增加相加的位数，那么它的第一级也必须是一个全加器。
2、半加器设计
半加器真值表
半加器原理图
半加器仿真波形
3、一位全加器设计
一位全加器可以由两个半加器和一个或门连接而成。
一位全加器原理图
一位全加器仿真波形
4、四位全加器
4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
四位全加器原理图
四位全加器仿真波形
六、实验结论与体会
采用图形编程法实现了四位全加器的设计，并完成了电路的设计编译、综合、逻辑仿真。
实验四 时序电路设计
一、实验目的
1、学习利用EDA工具设计简单时序电路。
2、掌握简单时序电路的分析、设计、波形仿真、器件编程及测试方法。
二、实验设备
1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容
用D触发器DFF（或74LS74）构成的4位二进制计数器（分频器）。
四、实验方法
根据D触发器的特性设计4位二进制计数器电路，并在实验板上进行验证。
五、实验过程
1、4位二进制计数器电路
异步计数器是指输入时钟信号只作用于计数单元中的最低位触发器，各触发器之间相互串行，由低一位触发器的输出逐个向高一位触发器传递，进位信号而使得触发器逐级翻转，所以前级状态的变化是下级变化的条件，只有低位触发器翻转后才能产生进位信号使高位触发器翻转。
异步计数器的工作原理如下图，通常由于采用异步时钟，工作延时比较大。
2、建立波形文件，对所设计电路进行波形仿真。并记录Q0、Q1、Q2、Q3的状态。
3、对所设计电路进行器件编程。将CLK引脚连接到实验系统的单脉冲输出插孔，4位二进制计数器输出端Q0、Q1、Q2、Q3连接到LED显示灯，CLR、PRN端分别连接到实验系统两个开关的输出插孔。
4、由时钟CLK输入单脉冲，记录输入的脉冲数，同时观测 Q0、Q1、Q2、Q3对应LED显示灯的变化情况。
六、实验结论与体会
通过这次的实验，我对计数器无论从功能还是原理方面都有了较为系统的了解和学习。?
实验五 模60循环计数器
一、实验目的
1、掌握74161的使用。
2、掌握多芯片级联方法。
3、掌握同步或异步计数器的设计。
二、实验设备
1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容
设计一个模60的循环计数器。
四、实验方法
1、使用两片74161完成计数器设计。
2、两片74161可采用同步级联或异步级联。
3、74161真值表
五、实验过程
1、同步级联
两片74161使用相同的时钟。第一片为模10循环计数器，当计数为9时，即1001，通过逻辑门电路判断，产生一个信号使第一片74161清零并使第二片使能端有效。当第二片计数到5（0101）且第一片计数器计数到9（1001），通过逻辑门电路判断，产生一个信号使两片同时清零即可实现模60循环计数器。
同步级联原理图：
2、异步级联
第一片使用外接时钟信号，第二片通过第一片产生时钟信号。第一片为模10循环计数器，当计数为9时，即1001，通过逻辑门电路判断，产生一个信号使第一片74161清零并给第二片一个时钟信号使其计数一次。当第二片计数到5（0101）且第一片计数器计数到9（1001），通过逻辑门电路判断，产生一个信号使两片同时清零即可实现模60循环计数器。
异步级联原理图：
六、实验结论与体会
异步级联会形成延迟，对准确度要求不高可以采用，对准确度要求高不能使用异步级联方式。
实验六 一位BCD加法器
一、实验目的
1、掌握BCD加法器的设计，学会BCD码修正。
2、掌握数码管的用法。
二、实验设备
1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容
设计一个1位BCD加法器并显示计算结果的装置。
四、实验方法
1、7483是四位二进制加法器，其进位规则是逢16进1。而8421BCD码表示的是十进制数，进位规则是逢10进1。用7483将两个1位BCD码相加时，当和小于等于9时，结果正确；当和大于9时，需加6进行修正。
2、需再使用一片7483实现加6修正，将第一片7483输出的二进制数送入第二片7483的输入引脚A3?A2?A1?A0，第二片7483的输入引脚B3?B2?B1?B0接入0——OR1输出——OR1输出——0。由于不需修正时，OR1输出为0，需修正时OR1输出为1，实现加6修正。
3、使用7447进行8421BCD转码成数码管输入数据。
五、实验过程
1、加法器原理图
2、仿真波形
六、实验结论与体会
在BCD加法器的设计中，要注意超出有效范围后的修正。
实验七 数字系统设计综合实验——数字钟设计
一、实验目的
1、掌握计数器的设计与级联。
2、掌握分频器的设计。
3、掌握数据选择器的使用。
4、掌握数字系统的综合设计。
二、实验设备
1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容
设计一个数字时钟，并在数码管上显示。时钟分为时、分、秒，各两位。可以选择输入频率，通过输入高频率来加快时钟。
四、实验方法
1、整个数字时钟设计分为3个部分。频率选择与转换、计数器、数码管显示。
2、频率选择与转换。
设计一个分频器，实现50Hz到1Hz的转换。使用8选1数据选择器74151完成不同频率的选择。
3、计数器
计数器采用同步级联的方式，分为6个部分，分别对应数码管的一位。
4、数码管显示
数码管一次只可以点亮一个数码管，所以需要用数据选择器依次循环选择6位，送入相应的数据。
五、实验过程
1、整体结构图
（1）74151用来选择输入频率。
（2）50_to_1_clk为一个分频器，用来将输入的频率缩小50倍，使50Hz转换为1Hz，产生标准时钟秒。
（3）60为数字时钟计数器单元（单个数码管数据循环输出）。
（4）74138用来根据60中的模6循环计数器产生的地址，与模6循环计数器同步选择数码管地址，选择60计数器输出的数码管数据对应的数码管。
（5）7447用来将产生的8421BCD码转换成数码管的输入，驱动数码管。
2、时钟频率转换原理图
3、数字时钟计数器单元，单个数码管数据循环输出原理图
（1）COUNT为数字时钟计数器单元（6位数字同时输出）。
（2）使用CHOOSE（模6循环计数器）循环选择74151 D0~D5，将COUNT产生的6组数据依次循环输出。并输出地址选择信号用来选择数码管。
（3）COUNT产生6组数据，每组4位。每一位由一片74151进行6选1选择输出。
4、模6循环计数器，用来产生数字选择信号与数码管地址选择信号
5、数字时钟计数器单元，6位数字同时输出
（1）采用同步级联方式，异步级联产生在延迟在6个计数器上的累积是不能接受的。
（2）后一级的清零判断受前一级或多级的影响。
六、实验结论与体会
1、注意异步级联的延迟，在级联级数较多的时候会有很大的影响。在对精确度要求高的时候也会有较大影响。
2、在设计复杂电路的时候，采用模块化分层设计结构会方便设计与理解。
